SARM多年以来，作为快速片上存储器的主力军，如今正在经历成本和能源浪费的严峻挑战。

使用磁性材料作为计算机存储器可以追溯到20世纪40年代末发明核心存储器时。从20世纪60年代开始，硅基存储器的兴起阻碍了磁存储器的进一步发展，并导致静态随机存取存储器（SRAM），动态随机存取存储器（DRAM）和各种形式的非易失性存储器的广泛采用。所有这些存储器类型的激增，以及计算机中央处理单元（CPU）的加速速度要求，导致了所谓的存储器层次结构，如图1所示。

更快，更昂贵的SRAM存储器在物理上更接近CPU，通常在同一芯片上。另一方面，相对较慢的DRAM存储器在物理上更远离在使用针对最大存储密度进行优化的定制硅工艺制造的单独芯片上。尽管金字塔形式的存储器层次结构可能给人一种不变的坚固性的印象，但是在使用已存在数十年的存储器类型中出现了重大问题。

现在，距离SRAM发明近50年，半导体存储器行业正处于破坏的阵痛中。NAND已经向3D转型，而DRAM正在接近其规模“砖墙”。经过多年作为快速片上存储器的主力，SRAM本身也在成本和浪费能源方面遇到严峻挑战。这些半导体存储器问题，加上相关市场的规模，导致大量候选人作为替代记忆，特别是对于SRAM。

SRAM的问题

SRAM是任何CMOS工艺“免费提供”的存储器。自CMOS早期以来，SRAM一直是开发和转移到任何新CMOS工艺制造的技术驱动力。借助最新的用于深度学习的所谓“特定领域架构”（DSA），每个芯片上的SRAM数量达到了数百兆位。这导致了两个具体的挑战。

第一个挑战是采用FinFET晶体管的最新CMOS技术，单元尺寸的效率越来越低。这可以在图2中看到，其中SRAM单元尺寸被绘制为CMOS技术节点的函数。

平面到FinFET的转变对SRAM单元的布局效率具有显着影响。使用FinFET的临界间距逐渐缩小导致SRAM单元尺寸减小迅速减慢。考虑到对更大的片上SRAM容量的不断增长的需求，这种情况的时机不会更糟。我们距离SRAM将占据DSA处理器大小的情况并不遥远。

第二个挑战是从正电源通过SRAM单元流到地的漏电流。其中很大一部分原因是亚阈值晶体管泄漏呈指数级温度激活，这意味着随着芯片变热，它会急剧增加。这导致能量浪费，因为它没有任何有用的工作。虽然通常称为静态功耗，但这种泄漏也会在SRAM处于有效使用状态时发生，并形成浪费能量的下限。

已经采用了近20年的缓解技术来限制这种影响，最先进的是将SRAM电源电压从其工作值降低到所谓的数据保持电压（DRV）。最初，这种技术导致显着的泄漏减少量是工作电源电压值的5到10倍。随着技术节点的推进，随着电源电压的不断降低，工作电压和DRV之间的裕量已经缩小，导致使用这种技术的泄漏减少量大约低于2。

既然我们已经基本上耗尽了所有的泄漏缓解技术，那么更大的SRAM容量将导致巨大的浪费电流。图3显示了这一点，因为CPU芯片上的SRAM容量每18个月翻一番。

这两个SRAM面临的挑战几乎无法满足对增加的片上高速缓存内存速度和容量的需求，从而在成本和浪费的能源使用方面造成真正的挑战。这种需求来自移动和数据中心应用。由于电池寿命的限制，由此产生的能效要求在前者中是显而易见的，但在后者中也变得至关重要。

由于深度学习而创建的DSA芯片应该可以优化数据中心的性能，成本和能源。作为其中的一部分，他们的芯片需要在前向传播中“晃动”数据，朝向优化用于矩阵/矢量计算的处理器。将得到的数据与“目标”进行比较，然后将“错误数据”“甩”回存储器，以便在下一个收敛周期中使用。除了通常需要每秒Tera浮点运算（TFLOPS）的处理器之外，还需要越来越快的片上高速缓存存储器来处理这种巨大的数据移动。

在许多此类DSA芯片并行运行的环境中，例如数据中心，此过程中的低效率将导致数千安培从主电源流向地。所有这些大规模浪费的泄漏自然会导致巨大的浪费。

对技术发展的影响

现代技术发展带来了数据泛滥。一些最重要的增长动力是物联网（IoT），5G，人工智能（AI），增强和虚拟现实（AR / VR）和自动化。在大多数情况下，出于速度和能量的原因，数据必须存储在靠近CPU的位置，其中CPU与CPU核心位于同一芯片上。唯一靠近CPU的内存是SRAM。

然而，SRAM的低效大小和漏洞性质正在导致这些增长驱动因素的发展瓶颈。SRAM引起的速度和功率限制阻碍了这些应用的显着进步，同时继续增加成本。这导致了对潜在替代存储器的巨大需求和投资，因为非常需要有效的能够替代SRAM的存储器。